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PCI Express

使用 Tektronix 測試解決方案,以加快您的 PCIe 設計分析、驗證及預相容性測試的速度。

有了可用於發射器和接收器測試的儀器和分析軟體,我們的解決方案提供執行深入分析、相容性測試和除錯的功能,適用於目前和下一代 PCIe 規格 (Gen 1、2、3 標準和現在的 PCIe 4.0)。

Library

Title
Tektronix helps PMTC with compliance tests on high-speed buses
Solution SummaryChallengeTo enable one of Europe's leading multimedia test houses carry out compliance testing on high-speed serial buses including USB2, Serial ATA and PCIExpress.SolutionA suite of …
對時序水平抖動的認識和鑒定
所有使用電壓轉換來顯示時序資訊的電系統,都會攜帶《時序水平抖動》這個不受歡迎的伴侶。本文主要討論電系統中的水平抖動。
Logic Analyzer Fundamentals
Like so many electronic test and measurement tools, a logic analyzer is a solution to a particular class of problems. It is a versatile tool that can help you with digital hardware debug, design …
The Basics of Serial Data Compliance and Validation Measurements
High-speed serial bus architectures are the new norm in today’s high-performance designs. While parallel bus standards are undergoing some changes, serial buses are established across multiple markets …
PCI Express® 發射器 PLL 測試 - 方法比較
有數種以所使用測試儀器類型為基礎量測 PLL 迴路回應的方法。如預期,多種方法會犧牲掉測試準確度、測試速度 (傳輸量)、易使用性、易設定性,和初始成本 。此外,某些方法的限制使它們無法適用在所有類型的 PLL。所有的方法可以針對特定規格進行相容性測試,部分還提供額外有用的資訊供時脈設計工程師進行最佳化的設計。
觸發基礎知識
Pinpoint 觸發系統採用矽鍺技術 (SiGe) 半導體實行方法,所有觸發功能皆可使用示波器的所有類比頻寬。本文討論了觸發技術基礎知識,以及Pinpoint觸發與搜尋和標記功能如何將即時示波器中的觸發技術提升到全新的水準。
Understanding the Transition to Gen4 Enterprise & Datacenter I/O Standards
This whitepaper provides important information about adaptive equalization and link training, the impact of forward error correction (FEC) on compliance testing, debugging protocol handshaking and …
克服 PCI-Express 實體層挑戰
本文將介紹如何使用 Tektronix 邏輯通訊協定分析儀的強大觸發和多個資料檢視等功能來克服這些挑戰。
Advanced Serdes Debug with a BERT
Learn simple strategies to pinpoint bit errors to the exact bit position and timing with powerful Error Location Analysis and a BERT.
尋找 PCIE 流量控制錯誤
本白皮書詳細介紹了如何使用鳥瞰圖 (BEV) 來調查流量控制,這是一個全新的視覺化效果。BEV 不僅提供追蹤的完整擷取視圖,還提供了新的分析供能,此功能僅可用於 Tektronix 邏輯協議分析儀。
Overcoming Receiver Test Challenges in Gen4 I/O Applications
This new application note provides vital information on performing compliance and diagnostic tests for Gen4 enterprise receivers with Bit Error Rate Testers.  
使用 Tektronix 通訊協定分析儀執行 PCI Express 探測解決方案
本白皮書討論如何確保正確的電路板設計和佈局,以使用 Tektronix PCIe 通訊協定分析儀進行數位除錯和驗證。
時序錯誤除錯
新設計,新頭痛全新的數位裝置結合了高速匯流排、子系統和邏輯系列,已經逐漸變得更加強大,同時這些裝置也變得更加複雜,對訊號品質更敏感,而更耗時來疑難排解。但緊迫的時間表並不允許額外的時間進行除錯。本應用摘要說明如何藉由使用更多邏輯分析儀與示波器中的功能,加速疑難排解的進行。
PCB 品質驗證串音量測的時域法應用摘要
本應用手冊將討論串音的元素,並展示如何使用 TDS8200 系列取樣示波器或 CSA8200 系列通訊訊號分析儀,在單層 PCB 上量測串音。
Title
Overcoming Challenges in PCI Express Compliance Testing
Learn the keys to debugging, verifying design and performing interoperability testing for PCI Express revisions 3.0 and 4.0.
Getting to PCI Express Compliance Faster
As design margins shrink, accurate and standard-specific measurement is key to debugging, verifying design and performing interoperability testing when designing PCIe devices. Having confidence in …
Addressing PCIe Gen1-5 Test and Debug Challenges with Confidence
Learn how to address the test and measurement challenges posed by PCIE Gen1-5 for both base silicon testing and CEM compliance testing. Gain insights and solutions for automation, validation, and …
Understanding Differences between PCI Express 4050 and IEEE High Speed Electrical Specifications
Our Tektronix domain experts, Dan Froelich and Pavel Zivny, contrast the methodologies of the PCI Express 4.0/5.0 and IEEE 26 GBd NRZ/PAM4 electrical specifications and engage in a lively discussion …
Maximizing Margins for 4th Gen High Speed Serial Standards
As data rates increase, the effect of cables and fixtures become a larger part of the overall measurement result.  Cable and fixture effects can significantly reduce margins and thereby lead to …
Title
驗證+除錯和特性分析的實作方法 (MOI)
本文件提供使用 Tektronix DPO/DSA70000 系列示波器和 DPOJET (抖動和眼狀圖分析工具) 進行 PCI Express 量測的程序和探測解決方案。DPOJET 和其 PCI Express 設定程序庫提供發射器路徑量測 (振幅、時間和抖動)、波形遮罩,以及 PCI Express 規格多個變數中所描述的極限測試。
PCIe Gen 4.0 TX CEM Test Procedure MOI
This document cover the Method of Implementation (MOI) for PCIe Gen 4.0 TX CEM Test Procedures.
PCIe Gen 4.0 Rx & Link Equalization Test Procedure MOI
This document cover the Method of Implementation (MOI) for PCIe Gen 4.0 Rx and Link Equalization Test Procedures.
PCI Express 3.0 PLL Test MOI for Add-In Cards
This document covers the Method of Implementation (MOI) for PCI Express 3.0 Phase-Lock-Loop (PLL) testing for Add-In Cards (AIC) using BERTScope CR125A, CR175A, or CR286A Clock Recovery instruments …
PCI Express 3.0 卡發射器測試 MOI
本文件涵蓋使用DPO70000系列示波器進行 PCI Express 3.0 CEM 卡發射器測試的實作方法 (MOI)。
PCIe Gen 4.0 CEM Add-in Card PLL Bandwidth Test Procedure MOI
This document cover the Method of Implementation (MOI) for PCIe Gen 4.0 CEM Add-in Card PLL Bandwidth Test Procedures.
PCIe Gen 3.0 Link Equalization System and Add-in Card Test Procedure
Tektronix PCI Express Gen3 Link EQ test MOI. This document cover Link EQ testing for both System DUT and Add-In Card.
適用於 CEM 規格的 PCI Express 3.0 接收器測試 MOI
本文件涵蓋使用 BERTScope 儀器進行 PCI Express 3.0 CEM 接收器測試的實作方法 (MOI)。文件包括所需的硬體、設備設置、壓力校準和測試程序的逐步說明。附註:本文撰寫時,由 PCISIG 建議的 CEM 接收器測試程序尚未完成。請定期查看本 MOI 的更新。
PCI Express 3.0 系統發射器測試 MOI
本文件涵蓋使用DPO70000系列示波器進行 PCI Express 3.0 CEM 系統發射器測試的實作方法 (MOI)。
適用於基礎規格的 PCI Express 3.0 接收器測試 MOI
本文件涵蓋使用 BERTScope 儀器進行 PCI Express 3.0 BASE 接收器測試的實作方法 (MOI)。
PCIe Gen3 (8GT/s) Receiver Jitter Tolerance Test MOI
This document covers the Method of Implementation (MOI) for PCIe Gen3 (8GT/s) Receiver Jitter Tolerance Test (Add-In Card and System) using Tektronix BSX Series BERTScope Bit Error Tester and …
PCI Express 3.0 移除實作方法 1.0 版
本文件提供了從 PCI Express Gen 3 測試通道提取 S 參數的逐步過程,以便可用於根據 PCI Express Gen 3 要求去除來自發射器量測的影響。